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Integration eines Hardwarebeschleunigers für Maschinelles Lernen in einen RISC-V RV32IM Prozessor über Memory-Mapped Register

  • Im Rahmen dieser Arbeit wurde eine Analyse auf Register Transfer Level (RTL) Ebene des vom Fraunhofer IMS in Verilog entwickelten RV32IM RISC-V Prozessors durchgeführt und der Configurable Accelerator Engine for Convolution Operations (Caeco) als Hardware-Beschleuniger für Maschinelles Lernen (ML) integriert. Das Design wurde speziell auf das Lesen von Caecodaten und auf das Interrupt-Verhalten getestet und verifiziert. Das Schreiben von Caecodaten wurde zwar auf RTL Ebene simuliert, allerdings nicht auf dem Field Programmable Gate Arrays (FPGA) verifiziert. Durch einen erarbeiteten Hardware- und Software-Entwicklungsfluss werden beide Stränge optimiert und parallelisiert. Die Hardware-Entwicklung wurde in eine Gitlab Development and Operations (DevOps) Umgebung integriert, wodurch das Design im Project Batch Flow Modus der Vivado 2020.1 IDE automatisiert simuliert, synthetisiert und auf der Entwicklungsplatine Nexys4 DDR implementiert wird. Die Verifizierungsgrundlage bildet der entwickelte Programm- Code, der für die RTL Simulation, für die Simulation im Instruktionssimulator riscvOVPsim der Firma Imperas und dem Debugging des Designs auf dem FPGA genutzt wird. Letzteres wurde in der Eclipse IDE durchgeführt, wobei der JTAG Olimex ARM-USB-Tiny-H Adapter als Debug-Schnittstelle eingesetzt worden ist. Die Schnittstelle der beiden Entwicklungsstränge bilden zwei eigens geschriebene Rust Programme und das Xilinx Programm data2mem, durch die die kompilierten ELF Dateien in xilinx-kompatible MEM bzw. COE Dateien umgewandelt werden.

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Metadaten
Dokumentart:Masterarbeit
Verfasserangaben:Fabian Brünger
Betreuer:Michael Karagounis
Sprache:Deutsch
URN:urn:nbn:de:hbz:dm13-29988
DOI:https://doi.org/10.26205/opus-2998
Jahr der Fertigstellung:2020
Veröffentlichende Institution:Fachhochschule Dortmund
Verleihende Institution:Fachhochschule Dortmund
Datum der Abschlussprüfung:28.08.2020
Datum der Freischaltung:10.05.2021
Seitenzahl:150
Fachbereiche und Institute:Elektrotechnik (ab März 2017)
DDC-Sachgruppen:600 Technik, Medizin, angewandte Wissenschaften / 620 Ingenieurwissenschaften und Maschinenbau / 621.3 Elektrotechnik, Elektronik
Abschlussarbeiten:Masterarbeiten
Lizenz (Deutsch):License LogoCreative Commons - CC BY-ND - Namensnennung - Keine Bearbeitungen 4.0 International